모든 HDLBits 포스팅은 Ligth Theme을 권장합니다.(왼쪽 메뉴 하단) 문제는 반드시 HDLBits를 참고하세요! 본 포스팅보다 자세하게 적혀있습니다.https://hdlbits.01xz.net/wiki/Wire Wire - HDLBits hdlbits.01xz.net  Simple Wire  Create a module with one input and one output that behaves like a wire.하나의 입력과 하나의 출력으로 와이어처럼 동작하는 모듈을 만듭니다.Solution ↓더보기module top_module( input in, output out ); assign out = in; endmodulewire는 out = in으로 연결(in -> out) ..

모든 HDLBits 포스팅은 Ligth Theme을 권장합니다.(왼쪽 메뉴 하단) https://hdlbits.01xz.net/wiki/Main_Page HDLBitsHDLBits — Verilog Practice HDLBits is a collection of small circuit design exercises for practicing digital hardware design using Verilog Hardware Description Language (HDL). Earlier problems follow a tutorial style, while later problems will increasinglhdlbits.01xz.net  HDLBits를 아시나요?Backjoon 이나 프로그래머스같..

TFT란? TFT(Thin Film Transistor)는 '박막 트랜지스터'라는 뜻으로, 아주 얇은 필름 형태인 박막을 이용해 만든 트랜지스터를 말합니다. 우리가 사용하는 대부분의 디스플레이의 Subpixel에는 이러한 TFT가 들어있습니다. 이 TFT는 왜 들어가며, 어떤 역할을 하는지 알아보겠습니다. TFT의 역할 및 종류TFT는 디스플레이에서 두 가지 역할을 합니다.1) ON/OFF 스위치 역할2) 휘도 조절(전류 조절) 역할이 점을 기억하며 읽어주시면 좋습니다.또한, TFT는 Active Layer 종류에 따라 크게 3가지로 나눕니다.① a-Si ② LTPS ③ Oxide  가장 크게 신경 쓰는 부분은 전자 이동도(Carrier Mobility, μ)입니다.전자 이동도가 빠르면1) 대형 디스플레..

8. Verification Verification Complete : 0 Viols.이면 DRC 검사 결과 상 문제가 없다는 뜻입니다. 저장된 .sdf 파일과 .v(netlist) 파일을 저장하여 설계자에게 전달하여 이상여부를 판단합니다. 최종 검증이 완료되면 GDS 파일로 저장합니다. P&R 전과 P&R 후 차이점P&R 전 netlist : CTS 고려 안함 P&R 후 netlist : CTS 진행 후 netlist P&R 전 sdf      : 셀에 대한 Delay만 존재 P&R 후 sdf      : Placement와 Routing이 진행되었으므로 Net Delay 정보가 포함되어있음

CTS와 Route까지 끝났다면 남은 빈공간을 채워주어야 합니다.이 작업을 Filler Insert라고 부릅니다.7. Filler Insert

CTS(Clock Tree Synthesis) 순서 및 구성입니다. pre-CTSNanoRoute - RoutePost-CTSNanoRoute - RouteTool - Set Mode Specify Analysis Modetiming - Report Timing6. CTS & RouteClock Skew를 줄여주기 위한 목적입니다.Clock을 모든 회로 노드에서 동일하게 만들어야 하기 때문입니다.Pre-CTS : Routing 하기 전에 임의로 CTS문제가 없으면 후에 Route를 하고 Post-CTS 실시 slack time : 요구된 시간 안에 들어왔는지 (음수 값이면 오류)

innovus 16> lsDefault.globals innovus.cmd innovus.cmd2 innovus.log1 innovus.logv innovus.logv2 run_spi.scrDefault.view innovus.cmd1 innovus.log innovus.log2 innovus.logv1 innovus_temp_39125_npit-digital-rnd_pnr_108_tbUVs2 simple_spi.checkPlaceinnovus 17> vi simple_spi.checkPlaceviolation이 있는지 check

SPI 정리 [Verilog] 16. SPI(Serial Peripheral Interface)SPI(Serial Peripheral Interface)는 Controller(Master)와 Peripheral(Slave) 간의 동기식 직렬 데이터 링크를 제공하는 통신버스입니다.Controller(Master) 장치가 CLK 신호를 제공하고 Peripheral(Slave)와 Data를 주고 받습니chanfifo77.tistory.com SPI Diagram 앞단입니다. FSM을 통해 구성할 생각이고, 뒷단은 SPI slave와 RAM으로 구성하겠습니다.먼저 FIFO module 입니다. FIFOFIFO는 하나의 Module로 만들어 놓고 Top Module에서 TX, RX로 나누어 사용할 것입니다.  F..

2. Floorplan 70% 정도로 Core Size로 선택한 이유는 30프로는 Route할 떄 써야하기 때문입니다.innovus cmd를 들어가서 다시 명령어를 확인합니다.floorPlan -site tsm3site -r 0.985062124808 0.699973 10 10 10 10  3. Power Planning Pin의 개수와 위치를 선택하고 주변 배선을 깔아주는 단계입니다.4. Power Routing 깔아둔 주변 배선과 내부의 배선(VDD, VSS)을 완료하는 작업입니다.