Post-Layout Simulation을 위한 파일netlist 파일SDF 파일P&R 전/후 netlist 파일 변경점이전 : CTS 고려 없음이후 : CTS 고려 있음P&R 전/후 sdf 파일 변경점이전 : 셀에 대한 딜레이만 존재이후 : Auto P&R (PLACEMENT)와 Routing이 진행되었으므로 넷 딜레이 정보가 포함Time Violation 및 DRC에 문제가 없을 경우, 최종적으로 GDSII를 저장하며, 설계자에게 Post-Layout Simulation을 위한 파일을 생성하여 전달하고, 시뮬레이션에 이상이 없다면 해당 GDSII 파일을 최종으로 넘김GDSIIGDSII는 설계의 최종 산출물로, 실제 반도체 제조 공정에 전달되는 표준 물리 레이아웃 파일 포맷.P&R 및 모든 검증이 완료..

Verify (검증)Place&Route 이후, 물리적 설계가 모든 DRC, LVS, Timing, IR 조건을 만족하는지 확인하는 단계 위 과정을 통과해야만 실제 Auto P&R (GDSII)로 내보낼 수 있음.검증 항목DRC(Design Rule Check) :공정에서 요구하는 배선 간격, 폭, via 규칙 등 확인LVS(Layout vs Schematic) :물리적 배선이 논리적 회로와 동일한지 비교Antenna Check :Routing 중 긴 metal이 형성되어 트랜지스터 파괴 위험 여부 확인Timing Verification :Setup&Hold Violation 여부 확인 (STA 기반)IR Drop분석VDD/GND 전압 강하 시뮬레이션 $\rightarrow$ 전원망 무결성 확인EM(El..

Filler Insert목적Placement와 Routing 이후 남는 빈 공간에 Filler Cell을 삽입하여 셀 간 전원 연결을 연속적으로 유지하고, DRC 오류를 방지하는 단계동작 원리왜 빈 공간이 생기는가:Standard Cell은 일정한 크기로 구성되지만, placement 시 타이밍이나 혼잡도 등을 고려해 완벽하게 채워지지 않는다.따라서 Routing 후 일부 공간이 비어있게 된다.왜 채워야 하는가:*Well/Implant DRC 방지 : 셀 사이 N-Well이나 P-Well이 끊기면 DRC 발생Power Rail 연속성 확보 : 셀들의 VDD/VSS 연결이 단절되지 않도록 filler를 이용해 metal rail을 연장

CTS(Clock Tree Synthesis)Clock Tree Synthesis(클럭 트리 합성): 클럭 신호를 SoC(System on Chip) 내의 모든 레지스터와 논리 블록에 균일하게 전달하기 위해 클럭 경로를 설계하는 과정입니다.이 단계에서는 클럭 지연을 최소화하고,Setup&Hold Violation Check를 조정하여 클럭 신호가 모든 부품에 동기화 되도록 합니다. 목적은 클럭의 안정성을 보장하고, 성능 저하를 방지하기 위함입니다.클럭 경로에 버퍼 등을 삽입해서 클럭 타이밍을 최적화클럭 소스에서 싱크까지 지연은 허용 오차 범위 내에서 동일이상적 클럭 경로클럭 소스에서 싱크까지 지연이 동일모든 레지스터와 논리 게이트가 동일한 시간에 클럭 신호를 받아야하는 경우밸런스 클럭 경로클럭 소스에서 ..

Placement[[Auto P&R (FLOOR PLAN)|Floorplan]] 이후, 표준 셀과 블록을 배치하는 단계디자인을 읽을 때 툴을 스탠다드 셀을 배치하기 위한 행을 생성행은 [[LEF(Library Exchange Format)|LEF]] 파일에 정의된 사이트의 배수임Placement는 Floorplan 이후, Synthesis로 생성된 Standard Cell들을 칩의 Core 영역 안에 실제로 배치하는 P&R의 핵심 물리 설계 단계이다.Placement 목적Synthesis의 결과로 생성된 Standard Cell 들을 칩의 Core 영역 안에 실제 위치로 배치하는 과정목표:최소 배선 길이최소 타이밍 지연혼잡 최소화배치 가능성 확보Placement 동작 원리기본 아이디어:Standard C..

Power RoutePower Routing은 Auto P&R (POWER PLAN) 초기 단계에서 생성된 Global Power에 Local Power 경로를 연결하는 프로세스.목적Power Plan 단계에서는 전체적인 전원 구조(Ring, Stripe)를 구성했지만, Standard Cell 내부까지 실제로 전원이 연결된 상태는 아니다.→ 그래서 Power Route 단계에서는 각 셀에 실제로 VDD/VSS 전원이 닿도록 배선 경로를 연결해줘야 한다.이걸 Special Routing 이라고 부른다.Special Route TargetStandard CellsBlocksI/O PadsPower Route 원리Standard Cell Row에는 이미 VDD, VSS 레일이 존재하지만, 이 레일이 Powe..

POWER PLANsetup에서는 각각의 환경에서 칩이 어떻게 동작하는지([[SDF|.sdf]], .lef, [[Liberty|.lib]], .netlist)floor plan에서는 chip의 동작에 따라 구성할 건지 크기 결정Global NetsPower Planning 이전에 Connect Global Nets를 실행한다.netlist의 Power/Ground와 P&R에서 Power/Ground를 알려줘야 한다.netlist에서 VDD/VSS를 확인하고 없으면 netlist에 선언하고 저장한다.innovus 에서는netlist에서 작성한 Pin name(VDD, VSS)을 넣고global net에서는 import에서 Power/Ground nets(VDD, VSS)를 넣어준다.global net은 V..

FLOOR PLANFloor Planning 이란?칩 영역 내에 Macro, I/O, Standard Cell 영역, Power Structure 등을 물리적으로 배치하는 과정전체 칩의 구조적 레이아웃을 정의하는 설계 시작점Floor Planning을 잘하면 Placement, CTS, Routing, Timing Closure이 편해진다.Floor Plan의 목표면적 최소화Timing 최소화선 길이 줄이기라우팅 쉽게 만들기IR Drop 줄이기주요 작업 내용 :Core/Die Size 결정:전체 칩 영역(Die)과 내부 설계 영역(Core) 비율 설정칩의 물리적 영역을 결정처음 P&R은 30%의 여유 설정을 주고, 면적 최적화를 진행할 때 Die Size를 조정하여 설정Soft Block(Logic Bl..

SETUPP&R을 위한 파일설계자 제공 파일netlist 파일 : 합성 결과물SDC(Synopsys Design Constraints)파일 : 디자인 제약 조건(CLK, In/out, fan etc)공정사 제공 파일디지털 라이브러리,[[LEF(Library Exchange Format)|lef 파일]]Design ImportNetlist 설정Technology/Physical Libraries 설정Library exchange format(.lef)LEF 파일은 표준 셀/매크로의 물리적 정보(셀/핀 이름, 셀/핀 치수/ 차단 등)를 포함하는 물리적 라이브러리 파일Power/Ground net 설정Analysis ConfigurationMMMC(Multi Mode Multi-corner) View Defi..