Advanced On Chip VariationAOCV는 OCV에서 고려한 PVT 중 Process에 의한 타이밍 영향을 보다 정밀하게 모델링하기 위한 기법으로, OCV를 확장한 모델링 개념 기존 OCV는 칩에서 고정된 derating factor를 사용하는 반면, AOCV는 path의 특성, 특히 path-depth와 cell 간 거리에 따라 derating factor를 차등 적용함으로써 더 현실적인 타이밍 분석이 가능해진다.Path Depth 기반 모델링Path depth는 logic cell이 순차적으로 연결된 깊이를 의미하며, depth가 깊어질수록 variation 효과가 평균화되어 variation의 영향이 줄어든다. AOCV는 이를 반영해 path depth가 증가할수록 derating f..

On Chip Variation반도체 칩 내부에서 발생할 수 있는 PVT 변화에 의한 Delay의 변동성을 고려하여 STA(Static Timing Analysis)에서 더 정확하고 안전하게 설계 타이밍을 검증하기 위한 보수적 분석 기법이다.Why? OCV현대 칩에서는 수백만 개의 셀과 수천 개의 경로가 있음. 이 경로들은:같은 라이브러리 셀을 사용해도위치나 온도, 전압 조건이 다르면실제 delay가 달라질 수 있다.이러한 변화를 반영하지 않으면, STA에서 slack이 충분하다고 나왔더라고 실제 실리콘에서는 timing violation이 발생할 수 있다.그래서 OCV를 고려해 경로별 delay에 margin을 추가해서 worst-case 상황을 안전하게 가정함.ConceptsOCV는 각 Cell이나 ..

LVS(Layout vs. Schematic)정의LVS는 회로의 레이아웃(layout)과 스케매틱(schematic)을 비교하여 두 설계가 일치하는지 검증하는 과정입니다.용도회로 정합성 검증: 설계자가 의도한 대로 레이아웃이 구현되었는지를 확인합니다.서로 다른 단계의 비교: 초기 설계와 실제 물리 설계(레이아웃)의 비교를 통해 오류를 발견할 수 있습니다.과정레이아웃에서 추출된 Netlist와 Schematic Netlist를 비교 대조합니다.불일치: 두 결과물이 일치하지 않는 경우, 경로 및 소자 정보 등을 확인하여 수정을 진행합니다.사용 도구일반적으로 EDA(Electronic Design Automation) 도구를 사용하여 자동화된 방식으로 비교 및 검증을 수행합니다.

DRC(Design Rule Check)DRC는 반도체 설계가 제조 공정의 기술적 규칙을 준수하는지 확인하기 위한 검사 과정설계 규칙은 제조 가능성과 성능을 보장하기 위한 최소한의 선폭, 선 간격, 레이어 간 거리 등을 포함DRC 검사 결과, 규칙 위반이 발견되면 설계자는 해당 부분을 수정하거나 재설계가 필요DRC(Design Rule Check) ViolationDRC Violation은 반도체 디자인에서 기술 [[LEF(Library Exchange Format)|lef]]에 정의된 디자인 규칙을 따르지 않을 때 발생이러한 규칙은 집적회로의 물리적 레이아웃이 제조 및 성능 기준을 충족하는 데 중요레이아웃 디자인이 이러한 규칙을 준수하지 않으면 DRC Violation이 발생이로 인해 제조 문제 또는 ..

레이아웃 후에 R,C 값을 추출하는 작업 실제 physical design 이후의 정확한 parasitic 정보 및 delay 데이터를 functional simulation이나 STA(Static Timing Analysis)에 반영하기 위한 필수 절차이다. Logic Synthesis 단계에서는 library 기반의 추정 delay를 사용하지만, 실제 layout 이후의 net length, fanout, load capacitance, interconnect resistance 등의 영향으로 delay는 크게 달라질 수 있다. 따라서, 정확한 timing verification을 위해 post-layout data를 simulation 및 analysis 단계에 feedback하는 과정이 필요하다...

Post-Layout Simulation을 위한 파일netlist 파일SDF 파일P&R 전/후 netlist 파일 변경점이전 : CTS 고려 없음이후 : CTS 고려 있음P&R 전/후 sdf 파일 변경점이전 : 셀에 대한 딜레이만 존재이후 : Auto P&R (PLACEMENT)와 Routing이 진행되었으므로 넷 딜레이 정보가 포함Time Violation 및 DRC에 문제가 없을 경우, 최종적으로 GDSII를 저장하며, 설계자에게 Post-Layout Simulation을 위한 파일을 생성하여 전달하고, 시뮬레이션에 이상이 없다면 해당 GDSII 파일을 최종으로 넘김GDSIIGDSII는 설계의 최종 산출물로, 실제 반도체 제조 공정에 전달되는 표준 물리 레이아웃 파일 포맷.P&R 및 모든 검증이 완료..

Verify (검증)Place&Route 이후, 물리적 설계가 모든 DRC, LVS, Timing, IR 조건을 만족하는지 확인하는 단계 위 과정을 통과해야만 실제 Auto P&R (GDSII)로 내보낼 수 있음.검증 항목DRC(Design Rule Check) :공정에서 요구하는 배선 간격, 폭, via 규칙 등 확인LVS(Layout vs Schematic) :물리적 배선이 논리적 회로와 동일한지 비교Antenna Check :Routing 중 긴 metal이 형성되어 트랜지스터 파괴 위험 여부 확인Timing Verification :Setup&Hold Violation 여부 확인 (STA 기반)IR Drop분석VDD/GND 전압 강하 시뮬레이션 $\rightarrow$ 전원망 무결성 확인EM(El..

Filler Insert목적Placement와 Routing 이후 남는 빈 공간에 Filler Cell을 삽입하여 셀 간 전원 연결을 연속적으로 유지하고, DRC 오류를 방지하는 단계동작 원리왜 빈 공간이 생기는가:Standard Cell은 일정한 크기로 구성되지만, placement 시 타이밍이나 혼잡도 등을 고려해 완벽하게 채워지지 않는다.따라서 Routing 후 일부 공간이 비어있게 된다.왜 채워야 하는가:*Well/Implant DRC 방지 : 셀 사이 N-Well이나 P-Well이 끊기면 DRC 발생Power Rail 연속성 확보 : 셀들의 VDD/VSS 연결이 단절되지 않도록 filler를 이용해 metal rail을 연장

CTS(Clock Tree Synthesis)Clock Tree Synthesis(클럭 트리 합성): 클럭 신호를 SoC(System on Chip) 내의 모든 레지스터와 논리 블록에 균일하게 전달하기 위해 클럭 경로를 설계하는 과정입니다.이 단계에서는 클럭 지연을 최소화하고,Setup&Hold Violation Check를 조정하여 클럭 신호가 모든 부품에 동기화 되도록 합니다. 목적은 클럭의 안정성을 보장하고, 성능 저하를 방지하기 위함입니다.클럭 경로에 버퍼 등을 삽입해서 클럭 타이밍을 최적화클럭 소스에서 싱크까지 지연은 허용 오차 범위 내에서 동일이상적 클럭 경로클럭 소스에서 싱크까지 지연이 동일모든 레지스터와 논리 게이트가 동일한 시간에 클럭 신호를 받아야하는 경우밸런스 클럭 경로클럭 소스에서 ..