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Harman Semicon Academy 대한상공회의소에서 주관하는 하만 세미콘 아카데미(2024.03 ~ 2024.09)를 수료하였습니다.저는 인천 2기로 수강하여 수료했습니다. 전반적인 과정은1. Embedded SW 설계2. 전자회로 설계3. Verilog HDL 설계4. Layout 설계5. RTOS MCU 제어, 이동기 설계 이런 프로세스였던 거 같은데 개인적으로는 만족했습니다. 기대대비 강의 퀄리티가 좋아서 만족도가 높습니다. 특히, 전자회로와 Layout은 정말 재밌고 유익하게 배워서 좋았습니다.  사실 핵심은 Verilog인데, 이 부분은 초반에 조금 어려웠습니다. 근데 하다 보니까 베릴로그만큼 재미있는 게 없었던 거 같아요.저는 FSM이랑 Counter만 이해하고 주먹구구로 만들면서 역량..

HDLBits 포스팅은 Ligth Theme을 권장합니다.(왼쪽 메뉴 하단) https://hdlbits.01xz.net/wiki/Kmap1 Kmap1 - HDLBits hdlbits.01xz.netKarnaugh Map to Circuit  3 - VariableImplement the circuit described by the Karnaugh map above.위의 Karnaugh Map에서 설명한 회로를 구현합니다.Solution ↓더보기module top_module( input a, input b, input c, output out ); assign out = a | b | c;endmodule  4 - Variable POS Implement the c..

이번 2024.08.14 ~ 16까지 진행한 디스플레이 산업전시회 / 채용박람회에 다녀왔습니다. 위치는 서울 코엑스 1층에서 진행했고다양한 경험을 많이 했습니다.과동기와 함께 왔는데 입구에서 한 장 찍고 들어가보았습니다. 먼저 입구에서 쭉들어가면 있는 LG Display부터 살펴봤는데, 모니터 하나가 480 Hz를 지원하는 것 외에는 크게 다른 점은 없었습니다.차량용 디스플레이가 있었는데 이 기술로 상을 받았다고도 하더라고요.Merck에 가서 다양한 기술을 보고, 담당자 분이 설명해주시는 것도 잘 듣고 왔습니다. 사실 그냥 재료회사로만 알고있었는데 보유한 기술이 많고, 다양한 분야에서 사업을 하고 있었습니다.(사실 제일 시간을 많이 쓴게 이 머크입니다. 너무 친절하게 기술에 대해 설명해주시고, 학생 기준..

HDLBits 포스팅은 Ligth Theme을 권장합니다.(왼쪽 메뉴 하단) 문제는 반드시 HDLBits를 참고하세요! 보다 자세하게 적혀있습니다.https://hdlbits.01xz.net/wiki/Hadd Hadd - HDLBits hdlbits.01xz.netArithmetic Circuits  Half Adder Create a half adder. A half adder adds two bits (with no carry-in) and produces a sum and carry-out.반가산기를 생성하세요. 반가산기는 (Carry-in 없이) 2-bit를 더하고 합계와 Carry-out을 생성합니다.Solution ↓더보기module top_module( input a, b, ou..

Counter counter.v더보기`timescale 1ns / 1psmodule counter( input CLK, input RST, output reg [7:0] CNT ); parameter FULL = 8'd255; parameter EMPTY = 8'b00; parameter ADD = 1; parameter SUBTRACT = 0; reg up_dn = 1; always @ (posedge CLK or negedge RST) begin if(RST) begin CNT = FULL - 1) begin if(CNT == 8'd254) ..

https://chanfifo77.tistory.com/90 [Verilog] 24. AXI - SPI Connection Debugging (2)https://chanfifo77.tistory.com/89 [Verilog] 23. AXI - SPI Connection Debugging (1)https://chanfifo77.tistory.com/87 [Verilog] 21. SPI Debugging (2)https://chanfifo77.tistory.com/86 [Verilog] 20. SPI Debugging(1)발견된 문제점1. 전제 모듈 연결chanfifo77.tistory.com 저번 포스팅에서는 Bitstream이 되지 않는 문제가 있었습니다. 그 부분을 수정하기 위해 오류 코드를 확인해보니..

https://chanfifo77.tistory.com/89 [Verilog] 23. AXI - SPI Connection Debugging (1)https://chanfifo77.tistory.com/87 [Verilog] 21. SPI Debugging (2)https://chanfifo77.tistory.com/86 [Verilog] 20. SPI Debugging(1)발견된 문제점1. 전제 모듈 연결 후, Read 할 때, MISO 값이 간헐적으로 이상하게 나오는 것을 확chanfifo77.tistory.com 저번에 이어 READ Operation을 작성하겠습니다. 그전에 MISO에서 RX_FIFO의 RAM으로 값이 정상적으로 동작하지 않는 것을 확인하였습니다. Problem 1.RX_FIFO ..