4 Bit Substractor Schematic  4 Bit Substractor Simulation  4 Bit Substractor Layout Size : 53.77 x 8.865 =476.67105 u㎡

[Virtuoso] One Chip Layout 설계(1)이제 지금까지 만들어둔 MUX들과 Gate를 모두 종합하는 One Chip 설계과정을 담아보려 합니다. One Chip Peripheral Layout PAD Layout은 Metal1 ,2를 연결하는 Contact Via를 확장하여 제작합니다. PAD는 Pin으로 사chanfifo77.tistory.com저번 포스팅에 이어서 작성하겠습니다.One Chip Schematic 이번 Schematic에서는 만들어둔 4x1 MUX, 2x1 MUX(Logic과 Switch 둘다)를 불러오고 Full Adder, Half Adder, Logic Gate까지 불러와서 배선을 시켰습니다.2x1 MUX [Virtuoso] 2x1 MUX Logic & Switch..

저번에 작성한 Full Adder를 바탕으로 4Bit_Adder를 그려보겠습니다. [Virtuoso] Full Adder Schematic & Layout저번에 포스팅 한 Half Adder를 이용한 Full Adder를 설계해보겠습니다. [Virtuoso] Half Adder Schematic & LayoutHalf Adder Schematic  Half Adder Simulation  Half Adder Layout Size : 4.6 x 6.5 = 29.9 u㎡chanfifo77.tistory.com Full Adchanfifo77.tistory.com 4Bit Adder Schematic VINC는 0로 넣어주면 첫 단에서 Half Adder를 사용하는 것과 동일한 값을 출력가능합니다. 4Bit ..

저번에 포스팅 한 Half Adder를 이용한 Full Adder를 설계해보겠습니다. [Virtuoso] Half Adder Schematic & LayoutHalf Adder Schematic  Half Adder Simulation  Half Adder Layout Size : 4.6 x 6.5 = 29.9 u㎡chanfifo77.tistory.com Full Adder Schematic 위처럼 해도 되고 Half Adder 두 개에 Or Gate(Nor + Not)으로 사용하셔도 됩니다. Full Adder Simulation  Full Adder Layout Size : 11.11 x 7.42 = 82.4362 u㎡

오늘은 지금까지 만들어둔 Logic Gate들을 합성한 Layout을 제작하도록 하겠습니다.  [Virtuoso] 4NOR Schematic & Layout이번에는 4NOR를 Schematic부터 Layout까지 함께 진행하도록 하겠습니다.4NOR Schematic우선 CMOS Schematic을 알맞게 그려줍니다.그 후 pMOS 'WIDTH'측정을 위해 4NOR_TEST를 만들어 줍니다.위의 진리표 처럼, NOR는chanfifo77.tistory.com [Virtuoso] 2NOR, 3NOR Layout2NOR Layout을 진행하겠습니다. 진행 방식은 저번 3NAND와 동일합니다.2NOR LayoutLabel을 달고, Stick Diagram에 맞추어 회로를 연결합니다.3NOR Layout이전 3NA..

Half Adder Schematic  Half Adder Simulation  Half Adder Layout Size : 4.6 x 6.5 = 29.9 u㎡

XOR Gate Schematic  XOR Gate Symbol  XOR Gate Layout Size = 2.56 x 6.5 = 16.64 u㎡

ROM(Read Only Memory)RAM(Random Access Memory)FIFO(First In First Out) = 선입 선출my_ram.v`timescale 1ns / 1psmodule my_ram( input RST, input CLK, input [3:0] ADDR, input [7:0] DIN, output reg [7:0] DOUT, input RW ); reg [7:0] mem [0:15];always @ (posedge CLK) begin if (RST) DOUT  my_ram_tb.v`timescale 1ns / 1psmodule my_ram_tb();parameter CLK_PD = 8.0;r..

uart_top.v`timescale 1ns / 1psmodule uart_top( input RST, input CLK, input RXD, output [6:0] AN, output CA, output PAR_ERR, output FRM_ERR );wire [7:0] rx_data;uart_rx uart_rx_0 ( .RST (RST), .CLK (CLK), .RXD (RXD), .RX_DATA (rx_data), .RX_DATA_RDY (), .FRM_ERR (FRM_ERR), .PARITY_ERR (PAR_ERR) ); display_inf di..