이번 24.10.23~25 서울 코엑스에서 진행한 SEDEX 다녀왔습니다. 위치는 코엑스 3층이었습니다.생각보다 규모는 작았습니다.입구샷은 필수입니다. 저랑 같이 코스모스 졸업한 과동기랑 다녀왔습니다. 일단 들어가면주성엔지니어링과 동진세미켐이 반겨줍니다.제가 원하는 계열은 아니어서 패스했고, 제가 디스플레이 전공이라서 좋아하는 DDI와 TCON에 대표적인 회사 LX세미콘도 입구 근처에 자리했습니다.물어보는 것도 친절하게 잘 답변해주셨고, 채용상담 부스가 따로 있어서 정보 얻기 좋았습니다.   삼성도 보고, 사실 삼성은 행사할 때 들어가서 그런지 사람이 너무 많더라고요...사람이 너무 많아서 사진은 많이 못찍었습니다.  다음은 Semi five와 AD테크놀로지에서 채용상담받아봤습니다.SEMI FIVE가 채..

CPU 통신을 위해서 DMA 컨트롤러를 이용하여 통신 BUS를 통해 Slave와 통신할 때는 각 Master와 Slave를 연결해주어야 하는데 연결하는 역할을 BUS에서 진행함. BUS는 MUX의 집합이라고 봐도 된다.Master에서 Store(Write)할 ADDR, DATA를 전송할 때는 BUS에 있는 MUX를 Arbiter가 제어한다.Slave에서 Load(Read)할 DATA를 전송할 때는 BUS에 있는 MUX를 Decoder가 제어한다. AXI Multiplier더보기Overflow 방지를 위해A + B = PA[M] B[N] = MAX[M,N] + 1Adder에서는 결과 Register는 값 + 1Multiplier에서는 두 Register bit수를 더함A x B = PA[M] B[N] = ..

https://chanfifo77.tistory.com/99 [Verilog] Verilog를 이용한 AI 설계 응용 및 SoC 설계 (1) chanfifo77.tistory.com 이전 포스팅의 마무리인 STA부터 이어서 작성하겠습니다.STA로 모든 경로를 전수조사 할 때, 최단 경로와 최장 경로만 체크하여 그 부분의 Setup 및 Hold Time을 체크하면 됩니다.\아래에 예시를 보겠습니다.위 회로에서 STA를 진행한다고 가정하면, 위 경로 중에 Longest Path의 시간을 계산하고, Shortest Path의 시간을 계산해야 합니다. 먼저 Longest Path를 본다면 (적색) F/F 에서 Tpd가 40이고, Longest Path에서 거치는 게이트가 3개이므로  longest path = ..

먼저 중요한 말은, Verilog로 회로를 설계할 때 크게 3가지로 구성됩니다.assignalwaysinstantiation이 세 가지로 회로 설계의 모든 게 가능하다고 합니다.  ASIC Design FlowASIC Deisgn Flow를 보고 들어갑니다. Buffer(CTS, Fan out) CLK을 사용하는 각각의 Register는 들어오는 CLK과 물리적인 거리의 차이가 있습니다. 그렇기 때문에 그 거리에 따른 CLK 오차 손실(Skew)을 줄여주기 위해 CLK이 빨리 들어오는 Register에 Buffer를 두어 속도를 맞추는 방법이 있습니다. CLK이 다르게 들어올 수 밖에 없는 이유는 CLK는 Chip 내부에서 만드는 것이 아니라 칩 밖에 Crystal에서 만들어, Chip으로 들어옵니다. ..

Harman Semicon Academy 대한상공회의소에서 주관하는 하만 세미콘 아카데미(2024.03 ~ 2024.09)를 수료하였습니다.저는 인천 2기로 수강하여 수료했습니다. 전반적인 과정은1. Embedded SW 설계2. 전자회로 설계3. Verilog HDL 설계4. Layout 설계5. RTOS MCU 제어, 이동기 설계 이런 프로세스였던 거 같은데 개인적으로는 만족했습니다. 기대대비 강의 퀄리티가 좋아서 만족도가 높습니다. 특히, 전자회로와 Layout은 정말 재밌고 유익하게 배워서 좋았습니다.  사실 핵심은 Verilog인데, 이 부분은 초반에 조금 어려웠습니다. 근데 하다 보니까 베릴로그만큼 재미있는 게 없었던 거 같아요.저는 FSM이랑 Counter만 이해하고 주먹구구로 만들면서 역량..

HDLBits 포스팅은 Ligth Theme을 권장합니다.(왼쪽 메뉴 하단) https://hdlbits.01xz.net/wiki/Kmap1 Kmap1 - HDLBits hdlbits.01xz.netKarnaugh Map to Circuit  3 - VariableImplement the circuit described by the Karnaugh map above.위의 Karnaugh Map에서 설명한 회로를 구현합니다.Solution ↓더보기module top_module( input a, input b, input c, output out ); assign out = a | b | c;endmodule  4 - Variable POS Implement the c..

이번 2024.08.14 ~ 16까지 진행한 디스플레이 산업전시회 / 채용박람회에 다녀왔습니다. 위치는 서울 코엑스 1층에서 진행했고다양한 경험을 많이 했습니다.과동기와 함께 왔는데 입구에서 한 장 찍고 들어가보았습니다. 먼저 입구에서 쭉들어가면 있는 LG Display부터 살펴봤는데, 모니터 하나가 480 Hz를 지원하는 것 외에는 크게 다른 점은 없었습니다.차량용 디스플레이가 있었는데 이 기술로 상을 받았다고도 하더라고요.Merck에 가서 다양한 기술을 보고, 담당자 분이 설명해주시는 것도 잘 듣고 왔습니다. 사실 그냥 재료회사로만 알고있었는데 보유한 기술이 많고, 다양한 분야에서 사업을 하고 있었습니다.(사실 제일 시간을 많이 쓴게 이 머크입니다. 너무 친절하게 기술에 대해 설명해주시고, 학생 기준..

HDLBits 포스팅은 Ligth Theme을 권장합니다.(왼쪽 메뉴 하단) 문제는 반드시 HDLBits를 참고하세요! 보다 자세하게 적혀있습니다.https://hdlbits.01xz.net/wiki/Hadd Hadd - HDLBits hdlbits.01xz.netArithmetic Circuits  Half Adder Create a half adder. A half adder adds two bits (with no carry-in) and produces a sum and carry-out.반가산기를 생성하세요. 반가산기는 (Carry-in 없이) 2-bit를 더하고 합계와 Carry-out을 생성합니다.Solution ↓더보기module top_module( input a, b, ou..

Counter counter.v더보기`timescale 1ns / 1psmodule counter( input CLK, input RST, output reg [7:0] CNT ); parameter FULL = 8'd255; parameter EMPTY = 8'b00; parameter ADD = 1; parameter SUBTRACT = 0; reg up_dn = 1; always @ (posedge CLK or negedge RST) begin if(RST) begin CNT = FULL - 1) begin if(CNT == 8'd254) ..