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[HDLBits] 9. Circuit - Combinational Logic (4)
HDLBits 포스팅은 Ligth Theme을 권장합니다.(왼쪽 메뉴 하단) https://hdlbits.01xz.net/wiki/Kmap1 Kmap1 - HDLBits hdlbits.01xz.netKarnaugh Map to Circuit  3 - VariableImplement the circuit described by the Karnaugh map above.위의 Karnaugh Map에서 설명한 회로를 구현합니다.Solution ↓더보기module top_module( input a, input b, input c, output out ); assign out = a | b | c;endmodule  4 - Variable POS Implement the c..
2024.08.29
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[HDLBits] 8. Circuit - Combinational Logic (3)
HDLBits 포스팅은 Ligth Theme을 권장합니다.(왼쪽 메뉴 하단) 문제는 반드시 HDLBits를 참고하세요! 보다 자세하게 적혀있습니다.https://hdlbits.01xz.net/wiki/Hadd Hadd - HDLBits hdlbits.01xz.netArithmetic Circuits  Half Adder Create a half adder. A half adder adds two bits (with no carry-in) and produces a sum and carry-out.반가산기를 생성하세요. 반가산기는 (Carry-in 없이) 2-bit를 더하고 합계와 Carry-out을 생성합니다.Solution ↓더보기module top_module( input a, b, ou..
2024.08.26
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[HDLBits] 7. Circuit - Combinational Logic (2)
HDLBits 포스팅은 Ligth Theme을 권장합니다.(왼쪽 메뉴 하단) 문제는 반드시 HDLBits를 참고하세요! 보다 자세하게 적혀있습니다.https://hdlbits.01xz.net/wiki/Mux2to1 Mux2to1 - HDLBits hdlbits.01xz.netMultiplexers  2-to-1 Multiplexer Create a one-bit wide, 2-to-1 multiplexer. When sel=0, choose a. When sel=1, choose b.sel = 0 이면 a를 선택하고, sel = 1 이면 b를 선택하는 1-bit 너비의 2 x 1 MUX를 만들어보세요.Solution ↓더보기module top_module( input a, b, sel, ou..
2024.07.14
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[HDLBits] 6. Circuits - Combinational Logic(1)
모든 HDLBits 포스팅은 Ligth Theme을 권장합니다.(왼쪽 메뉴 하단) 문제는 반드시 HDLBits를 참고하세요! 보다 자세하게 적혀있습니다.https://hdlbits.01xz.net/wiki/Exams/m2014_q4h Exams/m2014 q4h - HDLBits hdlbits.01xz.netBasic Gates Wire Implement the following circuit.주어진 회로를 구현하세요.Solution ↓더보기module top_module ( input in, output out); assign out = in; endmodule   GND Implement the following circuit.주어진 회로를 구현하세요.Solution ↓더보기mo..
2024.07.11
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[HDLBits] 5. Verilog Language - More Verilog Features
모든 HDLBits 포스팅은 Ligth Theme을 권장합니다.(왼쪽 메뉴 하단) 문제는 반드시 HDLBits를 참고하세요! 보다 자세하게 적혀있습니다.https://hdlbits.01xz.net/wiki/Conditional Conditional - HDLBits hdlbits.01xz.net   Conditional Ternary Operator  Given four unsigned numbers, find the minimum. Unsigned numbers can be compared with standard comparison operators (a min circuits, then compose a few of them to create a 4-way min circuit. You'll pro..
2024.07.11
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[HDLBits] 4. Verilog Language - Procedures
모든 HDLBits 포스팅은 Ligth Theme을 권장합니다.(왼쪽 메뉴 하단) 문제는 반드시 HDLBits를 참고하세요! 보다 자세하게 적혀있습니다.https://hdlbits.01xz.net/wiki/Alwaysblock1 Alwaysblock1 - HDLBits hdlbits.01xz.net    Always Blocks (Combinational)Build an AND gate using both an assign statement and a combinational always block.  assign 문과 combination always block을 모두 사용하여 AND 게이트를 만듭니다. Solution ↓더보기// synthesis verilog_input_version verilog..
2024.07.08
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[HDLBits] 3. Verilog Language - Modules: Hiearch
모든 HDLBits 포스팅은 Ligth Theme을 권장합니다.(왼쪽 메뉴 하단) 문제는 반드시 HDLBits를 참고하세요! 보다 자세하게 적혀있습니다.https://hdlbits.01xz.net/wiki/Module Module - HDLBits hdlbits.01xz.net Modules    In this exercise, create one instance of module mod_a, then connect the module's three pins (in1, in2, and out) to your top-level module's three ports (wires a, b, and out). The module mod_a is provided for you — you must instantia..
2024.07.07
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[HDLBits] 2. Verilog Language - Vectors
모든 HDLBits 포스팅은 Ligth Theme을 권장합니다.(왼쪽 메뉴 하단) 문제는 반드시 HDLBits를 참고하세요! 본 포스팅보다 자세하게 적혀있습니다.https://hdlbits.01xz.net/wiki/Vector0 Vector0 - HDLBits hdlbits.01xz.net  Vectors  Build a circuit that has one 3-bit input, then outputs the same vector, and also splits it into three separate 1-bit outputs. Connect output o0 to the input vector's position 0, o1 to position 1, etc. 3-Bit 입력이 1개인 회로를 만들고, 그..
2024.07.07
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[HDLBits] 1. Verilog Language - Basics
모든 HDLBits 포스팅은 Ligth Theme을 권장합니다.(왼쪽 메뉴 하단) 문제는 반드시 HDLBits를 참고하세요! 본 포스팅보다 자세하게 적혀있습니다.https://hdlbits.01xz.net/wiki/Wire Wire - HDLBits hdlbits.01xz.net  Simple Wire  Create a module with one input and one output that behaves like a wire.하나의 입력과 하나의 출력으로 와이어처럼 동작하는 모듈을 만듭니다.Solution ↓더보기module top_module( input in, output out ); assign out = in; endmodulewire는 out = in으로 연결(in -> out) ..
2024.07.07