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Counter counter.v더보기`timescale 1ns / 1psmodule counter( input CLK, input RST, output reg [7:0] CNT ); parameter FULL = 8'd255; parameter EMPTY = 8'b00; parameter ADD = 1; parameter SUBTRACT = 0; reg up_dn = 1; always @ (posedge CLK or negedge RST) begin if(RST) begin CNT = FULL - 1) begin if(CNT == 8'd254) ..

https://chanfifo77.tistory.com/90 [Verilog] 24. AXI - SPI Connection Debugging (2)https://chanfifo77.tistory.com/89 [Verilog] 23. AXI - SPI Connection Debugging (1)https://chanfifo77.tistory.com/87 [Verilog] 21. SPI Debugging (2)https://chanfifo77.tistory.com/86 [Verilog] 20. SPI Debugging(1)발견된 문제점1. 전제 모듈 연결chanfifo77.tistory.com 저번 포스팅에서는 Bitstream이 되지 않는 문제가 있었습니다. 그 부분을 수정하기 위해 오류 코드를 확인해보니..

https://chanfifo77.tistory.com/89 [Verilog] 23. AXI - SPI Connection Debugging (1)https://chanfifo77.tistory.com/87 [Verilog] 21. SPI Debugging (2)https://chanfifo77.tistory.com/86 [Verilog] 20. SPI Debugging(1)발견된 문제점1. 전제 모듈 연결 후, Read 할 때, MISO 값이 간헐적으로 이상하게 나오는 것을 확chanfifo77.tistory.com 저번에 이어 READ Operation을 작성하겠습니다. 그전에 MISO에서 RX_FIFO의 RAM으로 값이 정상적으로 동작하지 않는 것을 확인하였습니다. Problem 1.RX_FIFO ..

https://chanfifo77.tistory.com/87 [Verilog] 21. SPI Debugging (2)https://chanfifo77.tistory.com/86 [Verilog] 20. SPI Debugging(1)발견된 문제점1. 전제 모듈 연결 후, Read 할 때, MISO 값이 간헐적으로 이상하게 나오는 것을 확인.2. Master에서 RX FIFO로 가는 DOUT의 출력 값 이상 확chanfifo77.tistory.com Vivado 에서 제공하는 AXI Example에 기존에 만든 SPI를 연결하는 과정을 담아보겠습니다. 이번 포스팅 목표1. AXI를 통해 Write 동작 하여 SPI와 연결된 RAM에 저장.2. AXI를 통해 Write 동작(CMD) 하여 RAM에서 값을 MI..

오늘은 UART를 제작하는 전반적인 과정을 담아보겠습니다.전체적인 Block입니다. DATA가 버스를 통해 병렬로 UART TX로 전달되면 TX에서는 FIFO를 통해서 RX로 전달하고 RX에서는 다시 병렬로 DATA 버스로 저장하는 과정을 담아보겠습니다. input_data_bus더보기`timescale 1ns / 1psmodule data_bus( input CLK, input RST, input [7:0] DIN, output reg DOUT0, output reg DOUT1, output reg DOUT2, output reg DOUT3, output reg DOUT4, output reg DOUT5, output reg DOUT6, out..

https://chanfifo77.tistory.com/86 [Verilog] 20. SPI Debugging(1)발견된 문제점1. 전제 모듈 연결 후, Read 할 때, MISO 값이 간헐적으로 이상하게 나오는 것을 확인.2. Master에서 RX FIFO로 가는 DOUT의 출력 값 이상 확인.3. Master DIN이 값을 가져오는 주기의 이상 확인.chanfifo77.tistory.com저번 포스팅에 이어 작성하겠습니다. 먼저 추가적인 문제점 발견하여 부분 수정 후 다시 Synthesis 진행 예정.1) FIFO RX에서 DOUT이 간헐적으로 출력되는 것을 확인. 발견한 원인WR, RD 신호가 정상적으로 인식되지 않음.1. 읽으려는 신호가 없는데 읽음2. spi.test의 cnt에 따라서 fifo의..

발견된 문제점1. 전제 모듈 연결 후, Read 할 때, MISO 값이 간헐적으로 이상하게 나오는 것을 확인.2. Master에서 RX FIFO로 가는 DOUT의 출력 값 이상 확인.3. Master DIN이 값을 가져오는 주기의 이상 확인.  해결과정 단계적 문제확인1) TX FIFO로부터 가져온 DATA가 MASTER에서 나눈 Phase와 일치하지 않아서 생긴 문제.2) 전체 16-bit 저장용 레지스터 tot_data가 phase 마다 변하면서 정확하지 않은 MOSI값을 출력하고 있었다. spi_master에서 아래코드 추가 및 수정always @ (posedge phase) begin addr  data_reg를 추가해서 들어오는 address와 data를 분리해서 인식하고 8비트마다 최신화..