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[Verilog] 24. AXI - SPI Connection Debugging (2)
https://chanfifo77.tistory.com/89 [Verilog] 23. AXI - SPI Connection Debugging (1)https://chanfifo77.tistory.com/87 [Verilog] 21. SPI Debugging (2)https://chanfifo77.tistory.com/86 [Verilog] 20. SPI Debugging(1)발견된 문제점1. 전제 모듈 연결
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저번 포스팅에서는 Bitstream이 되지 않는 문제가 있었습니다. 그 부분을 수정하기 위해 오류 코드를 확인해보니
'Multiple Drivers on Net' 오류가 많은 것을 확인하였습니다.
Multiple Driver Net은 하나의 값을 서로 다른 여러 개의 블록에서 값을 수정하는 것입니다.
원래 AXI_Slave 예제 코드를 삭제없이 추가하여 사용했지만, 위에 slv_reg값을 조정하는 블록을 주석처리하고 새로 만들었습니다.
그러니 Bitstream까지 정상적으로 되었습니다.
추가로 Vitis를 이용하여, 보드와 PC를 통신하였습니다.
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[Verilog] 26. SPI - AXI Portfolio
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위 포스팅에서 포트폴리오로 정리하여 결과를 마무리하였습니다.
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