CTS(Clock Tree Synthesis) 순서 및 구성입니다. pre-CTSNanoRoute - RoutePost-CTSNanoRoute - RouteTool - Set Mode Specify Analysis Modetiming - Report Timing6. CTS & RouteClock Skew를 줄여주기 위한 목적입니다.Clock을 모든 회로 노드에서 동일하게 만들어야 하기 때문입니다.Pre-CTS : Routing 하기 전에 임의로 CTS문제가 없으면 후에 Route를 하고 Post-CTS 실시 slack time : 요구된 시간 안에 들어왔는지 (음수 값이면 오류)

innovus 16> lsDefault.globals innovus.cmd innovus.cmd2 innovus.log1 innovus.logv innovus.logv2 run_spi.scrDefault.view innovus.cmd1 innovus.log innovus.log2 innovus.logv1 innovus_temp_39125_npit-digital-rnd_pnr_108_tbUVs2 simple_spi.checkPlaceinnovus 17> vi simple_spi.checkPlaceviolation이 있는지 check

SPI 정리 [Verilog] 16. SPI(Serial Peripheral Interface)SPI(Serial Peripheral Interface)는 Controller(Master)와 Peripheral(Slave) 간의 동기식 직렬 데이터 링크를 제공하는 통신버스입니다.Controller(Master) 장치가 CLK 신호를 제공하고 Peripheral(Slave)와 Data를 주고 받습니chanfifo77.tistory.com SPI Diagram 앞단입니다. FSM을 통해 구성할 생각이고, 뒷단은 SPI slave와 RAM으로 구성하겠습니다.먼저 FIFO module 입니다. FIFOFIFO는 하나의 Module로 만들어 놓고 Top Module에서 TX, RX로 나누어 사용할 것입니다.  F..

2. Floorplan 70% 정도로 Core Size로 선택한 이유는 30프로는 Route할 떄 써야하기 때문입니다.innovus cmd를 들어가서 다시 명령어를 확인합니다.floorPlan -site tsm3site -r 0.985062124808 0.699973 10 10 10 10  3. Power Planning Pin의 개수와 위치를 선택하고 주변 배선을 깔아주는 단계입니다.4. Power Routing 깔아둔 주변 배선과 내부의 배선(VDD, VSS)을 완료하는 작업입니다.

SPI(Serial Peripheral Interface)는 Controller(Master)와 Peripheral(Slave) 간의 동기식 직렬 데이터 링크를 제공하는 통신버스입니다.Controller(Master) 장치가 CLK 신호를 제공하고 Peripheral(Slave)와 Data를 주고 받습니다. SCLK : CLK를 맞추기 위한 신호선, Controller(Master)에서만 생성.PICO(MOSI): Peripheral In Contoller Out이란 뜻으로, 컨트롤러에서 데이터를 출력하기 위한 신호선. POCI(MISO): Peripheral Out Contoller In이란 뜻으로, 페리페럴에서 데이터를 출력하기 위한 신호선.CS(SS) : Chip Select란 뜻으로, 데이터를 송..

https://chanfifo77.tistory.com/63 [Verilog] 13. AXI(Advanced eXtensible Interface)AXI (Advanced eXtensible Interface) Master Interface와 Slave Interfacesms R/W 동작으로 연결됩니다. Read Operation 부분은 Write와 다르게 Reponse Channel이 존재하지 않는 모습을 확인 할 수 있습니다. 각각의 Channel은chanfifo77.tistory.comhttps://chanfifo77.tistory.com/64 [Verilog] 14. AXI Read / Handshake오늘은 AXI Read 동작과 Handshake 동작에 대한 부분을 알아보겠습니다. 먼저 Sim..

AXI Write Operation Write Operation은 3개의 Channel로 이루어집니다. Handshake의 Source와 Destination이 Read동작과는 반대로 진행됩니다.Write Operation에 대한 순서를 잡아보겠습니다. 1) WADDR을 보내서 DATA 전송을 알립니다.2) WADDR에 대한 Handshake 동작.(AWValid-AWRead)3) WDATA를 보냅니다. 마지막 DATA에는 WLAST신호를 같이 보내 DATA Write가 끝났음을 알립니다.4) WDATA에 대한 Handshake동작.(WValid-WRead)5) BRESP를 보내 DATA 수신에 대해 응답합니다.6) BRESP에 대한 Handshake동작.(BValid-BRead) AXI Write Ma..

오늘은 AXI Read 동작과 Handshake 동작에 대한 부분을 알아보겠습니다. 먼저 Simulation Pulse를 확인하고 Read Operation과 Handshake에 대해 알아보도록 하겠습니다. Valid-Ready Handshake Valid와 Ready는 Handshake Signal입니다.  Valid-Read Handshake는 Data를 보내고 받는 Source와 Destination사이에서 Data 이동 준비를 확인하는 작업입니다.위처럼 Valid와 Ready가 모두 1이 될 때, Slave는 Read 할 Data를 Master에게 전달합니다.  Write동작일 때는 Master가 Source, Slave가 Destination이기 때문에 동작이 반대로 일어납니다.  AXI Rea..