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[Verilog] 13. AXI(Advanced eXtensible Interface)
AXI (Advanced eXtensible Interface) Master Interface와 Slave Interfacesms R/W 동작으로 연결됩니다. Read Operation 부분은 Write와 다르게 Reponse Channel이 존재하지 않는 모습을 확인 할 수 있습니다. 각각의 Channel은
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[Verilog] 14. AXI Read / Handshake
오늘은 AXI Read 동작과 Handshake 동작에 대한 부분을 알아보겠습니다. 먼저 Simulation Pulse를 확인하고 Read Operation과 Handshake에 대해 알아보도록 하겠습니다. Valid-Ready Handshake Valid와 Ready는 Handshake Sig
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[Verilog] 15. AXI Write
AXI Write Operation Write Operation은 3개의 Channel로 이루어집니다. Handshake의 Source와 Destination이 Read동작과는 반대로 진행됩니다.Write Operation에 대한 순서를 잡아보겠습니다. 1) WADDR을 보내서 DATA 전송
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AXI에 대한 이해와 Verilog 포스팅입니다. 참고하시면 좋습니다.
Vivado
Cora Z7 07S 선택
zynq_system이라는 이름으로 Create Block Design
Run Block Automation 실행
MIO Configuration Setting 변경
Add IP >> GPIO 추가
Block Properties에서 이름 변경 >> axi_gpio_in
Run Connection Automation
GPIO 하나 더 추가
이름을 axi_gpio_out으로 변경 후
Run Connection Automation >> rgb_leds로 설정
System ILA 추가
SLOT_0_AXI >> M00_AXI와 연결
SLOT_1_AXI >> M01_AXI와 연결
Tools Validate Design
우클릭 후 Create HDL Wrapper
Generate Bitstream 실행 > 완료 후
Export Hardware
Include Bitstream
Vitis
Tera Term 에서 확인 가능
Vivado > Program and Debug > Generate Bitstream > Auto Connect
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