전가산기  기존에 만들어둔 반가산기를 사용합니다. Create Source로 새로운 디자인으로 전가산기를 만들면 두 개의 Design Source가 구성되어 있는 모습을 확인 할 수있습니다. 그 후 Create된 파일에 Verilog 코드를 위와 같이 작성합니다. Full adder는 Half adder 2개와 1개의 OR로 이루어져 있기 때문에 그점을 이용하여 코드를 작성할 것입니다.코드 작성 후 저장을 하면 Source의 디렉토리가 변경된 모습을 확인할 수 있습니다.Open Elaborated Design을 하면 위 사진과 같이 Half Adder 두개와 OR Gate로 이루어진 Full Adder를 확인 할 수 있습니다.Run Synthesis 에서 Open Synthesized Design을 선택..

Full Adder이번에는 Half Adder에 이어서 Full Adder를 구성해 보겠습니다.이번 Full Adder는 Input port가 3개로 전에 구성했던 Half Adder에 비하여 1개 더 추가되었습니다. 하지만 제가 사용하는 보드는 버튼이 2개 존재하기 때문에 PMOD Switch를 연결해 3개의 입력으로 구성해 보겠습니다.Schematic을 확인 후 JA1~6까지 PMOD SWT와 연결합니다.PMOD SWT와 연결된 JA1~4는 Y19~Y16에 연결된 구성을 확인할 수 있습니다.이전 포스팅과 동일하게 파일을 생성 후 I/O Port를 구성해 줍니다.wire로 A xor B, A and B, Ci and (A xor B)를 선언합니다.위의 Schematic I/O Port에 맞추어 Pin ..

오늘은 Verilog의 Simulation Tool인 Vivado에서 프로젝트를 만들어 보겠습니다. Vivado Downloadhttps://www.xilinx.com/support/download/index.html/content/xilinx/en/downloadNav/vivado-design-tools.html DownloadsVivado, Vitis, Vitis Embedded Platform, PetaLinux, Device modelswww.xilinx.comAMD 홈페이지에서 회원가입 후 위의 파일을 설치해 vivado를 다운로드합니다. Half Adder 위에 보이는 'Quick Start'에서 'Create Project'를 클릭합니다. 저는 Half Adder를 설계해 볼 것이기 때문에 ..