2NOR Layout을 진행하겠습니다. 진행 방식은 저번 3NAND와 동일합니다.2NOR LayoutLabel을 달고, Stick Diagram에 맞추어 회로를 연결합니다.3NOR Layout이전 3NAND와 같은 방식으로 Metal2 Via를 사용하여 진행합니다.DRC / LVS문제없음을 확인 한 후 종료합니다.

2NAND Layout오늘은 저번에 만든 2NAND Schematic을 사용하여 Layout을 작성해 보겠습니다.기존 Schematic을 활용하여 Instance로 pMOS, nMOS를 불러줍니다.VDD, VSS를 만들어 사용해줍니다.Stick Diagram을 그려 연결할 Metal의 위치를 파악합니다.Stick Diagram을 따라 Metal을 깔아줍니다.배선의 편의성을 위해 Stick Diagram에서 A와 B의 위치를 반전시켰습니다.입력 부분은 Via를 사용하여 연결합니다DRC / LVSDRC, LVS를 맞추며 확인합니다.DRC, LVS를 확인하며 Layout size를 줄여줍니다.I/O 부분에서 거리를 확인하며 Size를 줄여줍니다.수정하여 Layout Size를 줄인 모습을 확인 할 수 있습니다..

NORNOR GATE는 NAND와 반대로 nMOS 병렬, pMOS 직렬의 모습을 확인할 수 있습니다.또한, A를 0으로 고정하면 B값에 따라 출력이 변하는 모습도 확인할 수 있습니다,그렇기 때문에 나머지는 0으로 고정하고, 한 개의 값만 변경해서 NOR의 특성을 확인 할 수 있습니다. 전과 같이 nMOS width는 1um로 설정하고, pMOS의 width를 'WIDHT'라는 변수로 설정하여 그래프를 확인한 후 결정할 예정입니다.3NOR Symbol을 그린 후,ADE L을 열고 위와 같이 설정합니다.'WIDTH'가 5.0um일 때 가장 Ideal한 그래프를 가지는 것을 알 수 있습니다.3NOR Schematic에서 'WIDHT' 변수에 5um를 넣어 대입하여 완료합니다.

NAND NAND는 nMOS 직렬, pMOS 병렬로 구성되어 있는 것을 확인 할 수 있습니다.또한 A 값을 1로 고정해도 B값에 따라 출력인 Y가 변하는 것도 확인할 수 있습니다.그렇기 때문에 나머지는 1로 고정하고, 한 개의 값만 변경해서 NAND의 특성을 확인 할 수 있습니다. 3NAND위처럼 CMOS Schematic을 작성한 후 nMOS width를 1u, pMOS width를 'WIDTH'라는 변수로 설정합니다. CROSS OVER ERROR 때문에 nMOS 쪽 Schematic을 수직 통행 교차로는 배치하지 않았습니다. 3NAND Symbol을 위와 같이 작성합니다. 변수 'WIDTH'의 범위를 좁혀가며 출력 그래프를 확인합니다.'WIDHT'가 2.31um일 때 Ideal한 graph와 가장 ..

오늘은 2NOR GATE를 만들어 TEST 까지 진행하도록 하겠습니다.2NOR2NOR Schematic과 Symbol을 위와 같이 구성합니다. 아래의 nMOS의 Width는 1um, 위의 pMOS의 Width는 'WIDTH'라는 변수로 주어서 Vin/Vout 그래프를 보고 적절한 값을 확인하도록 하겠습니다. VIN, VOUT 그래프를 통해 WIDTH를 특정할 수 있습니다.

CMOS Inverter(NOT Gate)NOT Gate는 아래와 같은 회로로 구성됩니다.위에는 pMOS 아래에는 nMOS를 배치하여 입력을 반전시켜 출력합니다.A에 0을 입력하면 pMOS는 On, nMOS는 OFF 됩니다. 따라서 출력단인 Y와 VDD가 연결되기 때문에 1로 출력됩니다.A에 1을 입력하면 pMOS는 OFF, nMOS는 ON 됩니다. 따라서 출력단인 Y와 GND가 연결되기 때문에 0으로 출력됩니다.Inverter의 심볼과 진리표입니다.이제 위의 회로를 Cadence Virtuoso를 이용하여 구성하겠습니다. Virtuoso 먼저 위의 회로도와 같게 pMOS와 nMOS를 배치하고 입력으로 VIN, VDD, VSS를 구성합니다.나오는 출력은 VOUT으로 잡았습니다.(pMOS의 W가 2.91u..