반도체 설계 과정

flow chart

각 단계별 흐름 설명

공통 설계 단계

1. 스펙 분석 및 구조설계
   • 시스템의 요구사항과 사양을 면밀히 분석하고, 이를 바탕으로 논리적 구조를 설계하는 단계입니다. 전체 설계의 기초가 됩니다.
2. RTL 설계
   • Register Transfer Level(레지스터 전송 레벨) 설계로, 디지털 회로의 논리 기능을 상세히 정의합니다.
3. 기능 검증 시뮬레이션
   • 설계된 논리 회로의 기능을 시뮬레이션하여 예상한 동작을 수행하는지 검증합니다.ASIC 설계 흐름

ASIC 설계 흐름

4. 합성 [Design Compiler]
   • RTL 설계를 실제 물리적 구현이 가능한 게이트 레벨 넷리스트로 변환합니다.
5. 레이아웃 전 시뮬레이션 [Cadence NC-Verilog]
   • 물리적 레이아웃 이전에 논리적 오류가 없는지 검증합니다.
6. 타이밍 검증 시뮬레이션 [PrimeTime]
   • 시스템의 타이밍 요구를 충족하는지 예상 출력과 비교하여 검증합니다.
7. 전력 분석 시뮬레이션 [PrimePower]
   • 시스템의 전력 소비를 분석하고 최적화 기회를 확인합니다.
8. 레이아웃 후 시뮬레이션 [Cadence NC-Verilog]
   • 물리적 레이아웃 후의 검증을 통해 설계가 요구사항을 만족하는지 최종 확인합니다.
9. 최종 칩 테스트
   • 제작된 칩을 실제로 테스트하여 설계 요구사항을 만족하는지 확인합니다.FPGA 설계 흐름

FPGA 설계 흐름

4. 합성 [ISE/VIVADO]
   • Xilinx의 ISE 또는 VIVADO 툴을 사용하여 게이트 수준의 합성을 수행합니다.
5. 레이아웃 전 시뮬레이션 [XSIM/ModelSim]
   • 초기 설계 오류를 식별하기 위해 레이아웃 전에 시뮬레이션을 수행합니다.
6. FPGA 구현 및 최적화 [VIVADO]
   • 설계를 실제 FPGA에서 구현하고 최적화를 수행합니다.
7. 레이아웃 후 시뮬레이션 [XSIM/ModelSim]
   • 레이아웃 완료 후 타이밍 및 기능 검증을 통해 시스템의 신뢰성을 확보합니다.
8. FPGA 보드 테스트
   • FPGA 보드에서 실제 기능이 예상대로 수행되는지 검증합니다.

하드웨어 설계의 대표적 사용 언어

• Verilog
• SystemVerilog
• SystemC
• VHDL

front-end

RTL 설계 to 합성(Systhesis)

HDL을 이용해 설계를 하면

• 텍스트로 간단하게 입력하고
• 논리식 생각할 필요 없다.
• 설계한 것을 쉽게 변경 가능하다.

합성의 결과물

• netlist 파일
• SDC(Synopsys Design Constraints)

back-end

P&R(Place and Route) ~ Layout
Place & Route